Adaptives Multi-Processing auf rekonfigurierbaren Chips

Student:Thomas Haller
Title:Adaptives Multi-Processing auf rekonfigurierbaren Chips
Type:diploma thesis
Advisors:Veldema, R.; Philippsen, M.; Bobda, C.
State:submitted on September 1, 2006
Prerequisits:

FPGAs werden, wegen ihrer immer weiter wachsenden Kapaziat und der Fähigkeit rekonfiguriert zu werden, haufig in Rekonfigurierbare Rechensysteme eingesetzt. Moderne FPGAs wie der Xilinx Virtex II Pro enthalten neben ihrer programmierbaren Logik bis zu vier Prozessorkerne. Durch Rekonfiguration ist es moglich weitere Prozessoren zu integrieren. Somit bieten aktuellen FPGAs die moglichkeit adaptive multiprocessing auf einem Chip mit einer variablen Anzahl von Prozessoren zu realisieren. Meistens werden die Peripheriebausteineuber einen langsamen Peripheriebus an den Prozessor angeschlossen. Soll der Zugriff von mehreren Prozessoren aus moeglich sein, muss eine Arbitrierung erfolgen. Fur Mutiprocessing-Anwendungen, mussen die Prozessoren miteinender kommunizieren konnen. Eine Lösung wäre, über die Peripheriebusse eine Bucke zu realisieren. Aufgrund der niedrigen Geschwindigkeit von Peripheriebussen, würde diese zur Performanzeinbusse uhren. Die zweite oglichkeit besteht darin die Kommunikation unter den Prozessorenuber ein Network on Chip (NoC) zu realisieren. Dies bietet ausserdem Vorteile wie Flexibiliat, Modulariat, Effizienz und Erwartbarkeit [1, 2, 3, 4].

Literatur
[1] L. Benini and G.D. Micheli. Network on chips: A new soc paradigm. IEEE Computer, January 2001.
[2] Christophe Bobda, Mteusz Majer, Ali Ahmadinia, urgen Teich, Fekete Sandor, and van der Veen Jan. Dynoc: A dynamic infrastructure for communication in dynamically reconfigurable devices. In Proceedings of International Conference on Field-Programmable Logic and Applications (FPL), Tampere, Finland, August. IEEE.
[3] W. J. Dally and B. Towles. Route packets, not wires: on-chip interconnection networks. In Proceedings of the Design Automation Conference, pages 684-689, Las Vegas, NV, June 2001.
[4] A. Hemani, A. Jantsch, S. Kumar, A. Postula, J. Oberg, M. Millberg, and D. Lindqvist. Network on chip: An architecture for billion transistor era.

Topic:

Ziel dieser Arbeit ist die Implementierung eines Multiprozessorsystems. Jeder Prozessor hängt dabei auf der einen Seite an einem Netzwerk zur Kommunikation mit den anderen Prozessoren und auf der anderen Seite an seinem Peripheriebus, über den der Zugriff auf die Peripherie, gegebenenfalls über Arbiter, erfolgt. Weiterhin soll bei der Verwendung einer Peripherie durch unterschiedliche Prozessoren ein Arbitrierungsmechanismus entworfen und implementiert werden. Die Implementierung erfolgt auf dem Xilinx ML310 Evaluationsboard das ein FPGA Virtex II Pro enthält. Die Implementierung soll mit einer Anwendung im Bereich Multimedia getestet werden. Die Durchführung der Diplomarbeit kann in folgenden Schritten erfolgen:

  • Einarbeitung in die Funktionsweise des ML310 Boards, insbesondere in die Verwendung von Multiprozessor auf dem Virtex II Pro.
  • Einarbeitung in NoC (network on chip).
  • Auswahl und Anpassung einer existierenden NoC-Implementierung.
  • Konzeption und Implementierung eines Multiprozessorsystems bestehen aus 2 PowerPC 405 und 2 Microblaze Prozessoren.
  • Test der entwickelten System mit einer Anwendung im Bereich Multimedia.
  • Zusammenschrift der Arbeit.

Neben der üblichen schriftlichen Anfertigungen der Diplomarbeit werden vom Bearbeiter dokumentierte Programme sowie einige funktionierende Testszenarien erwartet. Vor Beginn der Arbeit sollte sich der Bearbeiter mit dem Aufbau von FPGAs vertraut machen. Es wird davon ausgegangen, dass er ausreichende Kenntnisse in Hardwareentwurf mit VHDL und in der Programmierung mit C/C++ hat.

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